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Gateway

Gateway and GatewayViews

スケマティック・エディタ/ビューワ

Gatewayは、あらゆるテクノロジのフラット/階層設計に対応するスケマティック・エディタです。他社製ツール(PSPICE、OrCAD、Composerなど)の設計データを、EDIF200経由でスムーズに読み込めます。大規模な設計チームでも快適に使用できるよう、設定のグローバル管理機能や、複数のデザインやテクノロジを個別のワークスペースで管理する機能を搭載しています。

主な特徴

  • 強力なスケマティック・キャプチャ/エディタ機能を利用して、マルチ･ビュー、マルチ・シート構造の階層型ICデザインを作成/編集可能
  • GatewayViewsは無償で提供されるスケマティック・ビューワで、回路デザインの表示と確認のみ可能
  • SmartSpiceアナログ回路シミュレータとシームレスに連携し、インタラクティブな統合デザイン環境を実現(ビヘイビア・モデル、クロスプロービング、波形表示、解析)
  • HSPICE互換インプット・デッキを作成可能
  • 複数ユーザのプロジェクトに対応し、チーム全体で使用するセル/シンボルのライブラリを共有ワークスペースで管理可能
  • EDIF 200フォーマットを介して他社製ツールから移行可能
  • シミュレーション用ネットリストの生成、NDL (ネットリスト・ドリブン・レイアウト)、およびLVS (レイアウト対スケマティック)が、１つの回路図から可能
  • お客様とサード・パーティ企業の大切な知的財産を守る、シルバコの強力な暗号化技術を利用可能

豊富な機能

  • シンボル、サブサーキット、サブスケマティック、Verilog-Aモデルを容易に作成可能
  • 強力なシンボル作成/編集機能は、シミュレーション、スケマティック・ドリブン・レイアウト、LVS検証に対応
  • キー・カスタマイズにより、定型作業の省略、他社製ツール風の操作が可能
  • 充実の検索/置換機能は、インポート/エクスポート、IPの再利用、インタラクティブな設計に対応
  • 階層キャプチャ機能は、再使用可能なモジュール型デザインやライブラリ、および既存の回路データの処理に対応
  • リッピング、マージなどの強力なバス配線機能
  • ルール・チェック機能(設計者がカスタマイズ可能)は、配線ルール違反や不適切なノード名に対する警告やエラーを表示
  • P-Cellベースにおけるレイアウト設計の入力に、回路の接続性を継承

Gatewayは、階層設計に対応するフロントエンド・ツールです。クロスプロービング、
Marching Waveform (リアルタイム波形表示)、解析オプション、最適化などの機能を提供します。



主スムーズな導入と優れた操作性

  • 新規ユーザにも熟練ユーザにも使いやすい操作(左から右への直感的な設計手法、ポップアップ・ヒント、およびシミュレーションのバッチ制御)
  • マルチユーザ環境をライブラリを使用して簡単に構築でき、さらに、既存の設計データもEDIF200フォーマットを使用して容易にインポート可能
  • 新規ユーザに役立つヘルプ機能とポップアップ・ヒント
  • バッチ・モードのシミュレーションを回路図から直接呼び出し可能
  • パラメータの最大/最小値チェック機能で入力エラーを解消
  • 配線-配線間、配線-ピン間の接続に加え、名前による接続、間接接続、グローバル接続をサポート

主カスタムIC設計の統合プラットフォーム

  • フロントエンドからバックエンドまで一貫した、カスタム・アナログIC向けEDAソリューションを提供
  • ビヘイビア・モデリング、回路図作成、回路シミュレーション、レイアウト、DRC/LVS、寄生素子抽出の各ツールを、確実なフィードバック・フローで結合
  • SmartView波形ビューワと連携し、遅延、傾き、オーバーシュート、立上り時間のオーバーレイ測定、アイ・ダイアグラム、ベクタ・カルキュレータを提供
  • 回路図/ポストプロセス間の強力なクロスプロービングにより、設計のリアルタイム・フィードバックを提供
  • コールバック機能により、デザイン・ルール、許容値、パラメータ計算、プロセス・スキューに関する式をリアルタイムに処理
  • 電流および電圧に対するDCバイアスを、全階層において表示可能

Gatewayは、トランジスタ・レベルおよびビヘイビア・レベル(Verilog-A)の混在設計環境を構築し、設計時間の最短化と設計効率の最大化を同時に実現します。
Verilog-Aで記述された回路図は、ビヘイビア・ブロックやコンパクト・モデルの設計に使用することができます。


Gatewayは、デジタル/アナログ・ブロック、スタンダード・セル、I/O、階層型メモリ(右図)などの構造に適用可能です。幅広いデザインをインタラクティブに作成、インポート/エクスポートできます。


電流、電圧の初期動作点を回路図に表示するDCバイアス機能

主効率的な設計環境

  • レイアウト、シミュレーション、LVS検証をそれぞれ別々のウィンドウに表示し、デザインの整合性とスムーズなテープアウトを実現
  • 表形式のデータ入力、ネットリストのインポート、EDIF 200の読み込み、自動シンボル生成など、既存データの再利用を支援するさまざまな機能
  • デザイン・キットに含まれるシンボルについて暗号化ネットリストに対応し、IP配布時の守秘性を確保
  • シミュレーション結果をリアルタイムに表示するMarching Waveform機能により、長時間のシミュレーションもモニター可能
  • 回路図作成、シミュレーション、解析の一連の設計フローを効率的に制御
  • エラーのハイライト表示や、回路図上の場所/階層のズーム表示などにより、効率的なデバッグが可能

統合カスタムICデザイン・プラットフォームにおけるGateway

2010年10月20日現在
Rev.101410_27