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Verilog-A

Verilog-A言語

ソース・コード、コンパイル型、暗号化対応

Verilog-A言語は、SmartSpiceアナログ回路シミュレータと組み合わせて使用するコンパイル型のアナログHDLです。回路設計者やモデル開発者に使いやすい統合デザイン環境を提供します。複雑なアナログ/ミックスド・シグナル回路およびモデルを、容易に設計、検証することが可能になります。

主な特長

  • SmartSpice Verilog-Aのランタイム・パフォーマンスは、C言語にコンパイルされたADMSモデルの2倍以内
  • アナログ/ミックスド・シグナル設計において、ビヘイビア・モデリングを利用したトップダウン設計、およびボトムアップ検証を実現
  • あらゆる半導体テクノロジに対する独自のモデルを開発可能
  • 仕様を実行可能な形式で記述することで、アナログ・エンジニアとデジタル・エンジニアが1つの設計プロジェクトを遂行可能
  • 完全/部分暗号化とバイナリ・ファイルにより、IPを安全な方法で配布、評価可能

Verilog-AとSmartSpiceのランタイム環境の統合


コンパクト・モデル開発環境

  • Verilog-Aコンパクト・モデルをバイナリ・コードにコンパイルして高速な実行が可能
  • 特定の半導体テクノロジに対する独自のSPICEモデルを容易に開発可能
  • 統合開発/デバッグ環境により、コンパクト・モデルの開発期間を大幅に短縮
  • SmartSpiceネットリストにSPICEモデル・ステートメントとVerilog-Aモジュールを混在記述可能

Verilog-A環境により、.DC、.TRAN、.AC、.NOISE、.TEMPに対するコンパイル済みのモデルを開発可能


Verilog-Aの主な特長

  • SmartSpice Verilog-Aのランタイム・パフォーマンスはC言語にコンパイルされたADMSモデルの2倍以内
  • Verilog-AMS 2.3.1言語仕様のすべてのアナログ機能に準拠
  • 複数の分布関数(ガウス分布、指数分布、ポアソン分布、chi-square、Student's T、Erlang)における小信号源およびノイズ源をサポート
  • 時間積分/微分、偏導関数、遷移、スルー、ラプラス変換、Z変換などのアナログ演算子を実行
  • SmartSpiceはSPICEネットリスト、C言語、C++、およびVerilog-A混在シミュレーションを実行可能
  • サブサーキットXの呼び出しによりVerilog-Aデバイスを参照可能
  • .MODELステートメントを使用してVerilog-Aモジュールを参照可能
  • 各Verilog-Aモジュールに対してスパース行列を生成することで、メモリ消費量と実行時間を大幅に削減
  • Verilog-Aソースの暗号化/部分暗号化により、独自開発されたモデルの内容を開示することなく配布可能
  • Verilog-Aは、SILVACO ModelLibライブラリとして提供
  • シングルイベント・アップセット(SEU)解析をサポート

Verilog-Aを使用したデザイン・フロー(デジタルPLLの例)

アナログ・ビヘイビア・モデリング環境

  • PLL (VCOを含む)やA/DおよびD/Aコンバータなどの設計仕様を実行可能な形式でアナログ設計者が作成することにより、回路の詳細設計前のプロトタイピングに対応可能
  • デジタル部をミックスド・シグナルのサブサーキットとして記述可能(代表例：ΣΔ型コンバータ)
  • 強力なグラフィカル・ポストプロセッサでは、波形のオーバレイ表示により、ミックスド・シグナルのデバッグ作業を大幅に効率化

Verilog-A対応のSmartSpice最適化機能

  • SmartSpiceの最適化機能は、Verilog-Aモジュールを含む入力デッキに使用可能
  • 最適化ターゲットは、次の組み合わせにより定義可能
    - 遅延、立上り/立下り時間、電力消費などのパラメータ
    - DC、AC、過渡特性の曲線
  • 次のパラメータを最適化することでターゲットを達成可能
    - トランジスタの長さや幅
    - デバイス・モデルのパラメータ


2011年11月24日現在
Rev.111611_32