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SILOS

SILOS

Verilogシミュレータ

SILOSは、Verilog HDL IEEE 1364-2001準拠の使いやすいVerilogシミュレータです。多数のデザイナに採用され、1986年以来、業界標準ツールとなっています。強力なインタラクティブ・デバッグ機能により、生産性の極めて高いFPGA、PLD、ASIC、およびカスタム・デジタルICデザイン環境を実現します。

主な特徴

  • Verilog HDL IEEE 1364-2001に準拠し、PLI (プログラミング言語インタフェース)を備え、言語拡張をサポートするVerilogシミュレータ
  • 生産性の高いインタラクティブGUIデバッグ環境(データ・アナライザ、トレース・モード、階層エクスプローラ、ソースコード・エディタで構成)
  • 標準搭載の構文チェック機能により、HDLのシンタックス、機能、デザイン・ルールを、500以上のチェック項目で検証可能。シミュレーションと論理合成間の不一致、レース・コンディション(シミュレータ間で相違が発生する記述)、クロック・ドメインの同期チェックなど、多彩なルールを採用
  • コード・カバレッジ機能を搭載した使いやすい検証環境
  • RTCA/DO-254 Design Assurance Guidance for Airborne Electronic HardwareのAppendix Bに対応
  • お客様とサード・パーティ企業の大切な知的財産を守る、シルバコの強力な暗号化技術を利用可能

豊富な機能

  • Verilog HDL IEEE 1364-2001に準拠し、generateステートメントやワイルドカード機能をサポート
  • スイッチ、ゲート、ビヘイビアの各レベルで動作可能なマルチレベルHDLシミュレータ
  • プロジェクトごとの設定情報(プリファレンス、ディレクトリ、オプションなど)をファイルに保存することで、効率的なマルチ・プロジェクト管理が可能
  • [すべて保存]メニューにより、設計者はシミュレーションの全履歴を確認可能
  • ［シミュレーションを保存］および［シミュレーションを復元］コマンドにより、シミュレータのすべての状態をファイルに保存し、保存時点からのシミュレーションの再実行に使用可能
  • IEEE 1364 PLI対応により、設計者やFPGAベンダは、DLL (ダイナミック・リンク・ライブラリ)を介してVerilog拡張言語を使用可能
SILOS

[データ・アナライザ]ウィンドウにVerilog記述をドラッグ＆ドロップすると、
波形として表示できます。

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［データ・アナライザ］では、［入力信号をトレース］ウィンドウとコード・エディタを使用し、
値が不明となる原因をトレースできます。

優れた操作性

  • 使いやすいGUIにより、ユーザの習熟度によらず作業効率の高いシミュレーション環境を構築可能(SILOSは、米国有数のVerilog教本7冊や大学のVLSIデザイン過程の多くで採用)
  • 階層デザインを分かりやすく表示する階層エクスプローラにおいて、デザイン内の任意の変数をドラッグ&ドロップですばやく選択/表示可能
  • インタラクティブな環境により、モデル式、変数、モジュール、信号、ベクタ、レジスタのすべてに、リアルタイムでアクセスおよび解析可能
  • 共通のGUIにより、信号の選択、タイムスケールの設定、バス幅、ステータス・ウィンドウ、タイミング・マーカ、ブックマーク、およびバス定義が可能
  • ソースコード・エディタでは、停止、開始、ブレークポイントの行番号や、変数や式の値のポップアップ、コード・カバレッジ情報などをインタラクティブに表示

生産性の高いシミュレーション環境

  • 数10万ゲート規模のデザインを対象とするインタラクティブ・デバッグにおいて、コンパイル時間は不要でありながら、コンパイル型Verilogシミュレータに匹敵する速度で結果を出す高性能なシミュレーション・エンジン
  • インタラクティブなインタプリタ型Verilog環境において、HDLソースコードの編集、インクリメンタル・ブレークポイント、ステッピング/時間指定シミュレーション、リアルタイム表示、エラー検出などマルチタスクで実行可能
  • カスタマイズ可能なマルチウィンドウ構成の［データ・アナライザ］では、パンやズーム、タイミング・マーカ、信号や式をドラッグ&ドロップしてアナログ/デジタル波形を表示する機能などに対応
  • トレース・モードでは、任意の信号に接続されているすべてのファンインを、回路の全階層にわたって瞬時にトレース、表示可能
  • ［ウォッチ］ウィンドウでは、シングル・ステップの実行中に、信号や変数の値を表示/強制変更可能(ドラッグ&ドロップによる簡単な操作)
SILOS

［データ・アナライザ］でT1マーカを置いた箇所に対し、
ソースコード・ エディタでソースコードをハイライト。
値、範囲、時間をポップアップ表示します。

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アナログ波形は、ピースワイズ・リニア・フォーマット
またはステッピング・フォーマットで表示されます。

構文チェック機能

  • 500以上のデザイン・ルールによるチェック
  • レース・コンディション(シミュレータ間で相違が発生する記述)やクロック・ドメインの同期チェック
  • 論理合成可能性をチェックし、シミュレーションと論理合成間で不一致が発生するおそれがある箇所をレポート
  • 推定されるレジスタ、ラッチ、ステート・マシンならびに順序回路の詳細なレポートにより、同期するハードウェアに合成されるゲートの使用を最適化
  • FSM (状態遷移機械)を抽出し、冗長または未遷移な状態を解析
  • テスト容易化設計に基づいた検証を実行し、テスト不能回路の先行識別を実現
  • 充実したレポート・フィルタリング・システムにより、的確な情報を表示し、エラーの修正を支援

FAA規格DO-254の試験に対応

RTCA/DO-254 Design Assurance Guidance for Airborne Electronic Hardwareは、連邦航空局（FAA)の認定する規格であり、航空搭載電子機器システムの安全性を確認する方法として、航空搭載システムの複雑な電子機器の設計の検証を行います。

SILOSのコード・カバレッジ・レポート機能は、RTCA/DO-254 Design Assurance Guidance for Airborne Electronic Hardware に準拠したAppendix B のElemental Analysisへの適合試験について、レベルAおよびレベルBに対応しています。

SILOSの生成するコード・カバレッジ・レポートには、ライン/ステートメント・カバレッジ、オペレータ/論理式カバレッジ、ならびにブランチ・カバレッジがあります。レポートは、テキストファイルとしてエクスポート可能であり、またSILOSのグラフィカル・ユーザー・インターフェース（GUI)でインタラクティブに確認することもできます。単独で実行された複数のシミュレーションによるコード・カバレッジ・データを1つのレポートにまとめることが可能です。

ビヘイビア・ソース・コードの特定のラインやブロックからのカバレッジ・レポートを、ユーザー設定により有効または無効にすることが可能です。不要なtime 0のイベントは、カバレッジ結果から自動削除されます。



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2011年8月23日現在
Rev.081811_22