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Spider

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配置配線デザイン・フロー

Spiderはデザインを実装するための、ネットリストからGDS IIへの配置配線デザイン・フローを提供します。

主な特徴

  • 物理デザイン・フロー － 複数レイヤによるデザインに対応した処理機能は、拡張性と柔軟性に優れ、どのようなテープアウト要件にも対応
  • 高度な機能 －ダイレクト・データベース・システムにより、デザイン・データおよびパラメータの見直しが、時間を要するデータのインポート/エクスポート/フォーマット変換をせずに、何度でも制限なくその場で実行可能
  • 合成をサポート －業界標準フォーマットをサポートしているため、サードパーティ合成ツールの出力データおよび過去の設計資産データの入力が可能
  • ミックスド・シグナルのフロアプランをサポート－ツールセットに含まれた自動配置およびwhat-if解析機能により、タイミングと面積の早い段階での評価、およびデザイン最終形の予測が可能
  • 配置最適化機能 －自動ネット長最小化アルゴリズムにより、セルの配置を最適化
  • 自動CTS機能 －Spiderでは、クロックツリー(CT)およびHigh Fanout Net (HFN)合成が可能
  • ディープ・サブミクロン(DSM) 配線 －経済的な小規模マシンで実行可能
  • RCおよびタイミング抽出 －SPICEおよびRC抽出エンジンの内蔵により、外部ツールが不要

物理デザイン・フロー

  • 複数レイヤによる回路の物理レイアウトに対応
  • ユーザによる配置配線パラメータの変更により、幅広いスタイルや複雑さの回路の配置配線に対応
  • ゲート・アレイ、ストラクチャードASIC、およびスタンダード・セルSoCデザイン方式をサポート
  • デザイン・プロセスにおけるあらゆる局面の制御が容易
  • ネットのハイライト表示機能により解析が容易

高度な機能と、RCおよびタイミング抽出機能

  • ダイレクト・データベース・システムにより、デザイン・データおよびパラメータの見直しが、時間を要するデータのインポート/エクスポートをせずに、何度でも制限なく実行可能
  • Correct-by-Construction (修正しながら構築)手法によるDRC/LVSセルフチェック機能により、外部ツールを使用したチェック以前に潜在的なDRC/LVSの問題を警告
  • GUIとコマンド・ライン・インタフェースをサポートし、実行されたコマンドのログから、再実行のスクリプト生成が可能
  • SPICEおよびRC抽出エンジンを内蔵

合成のサポート

  • 業界標準フォーマットをサポートしているため、サードパーティ合成ツールの出力データおよび過去の設計資産データの入力が可能
  • 入力としてVerilog、EDIFネットリスト、およびLiberty (.lib)タイミング・ライブラリをサポート
  • LEF/DEF (物理/テクノロジ・ライブラリ、およびデザインのフォーマット)をサポート

フロアプラン

  • 複数の物理セル・タイプ(アスペクト比、デンシティ、ポート位置など)に対する自動配置およびwhat-if解析機能
  • オンライン検証および修正機能により、デザイン・ルールを守りながら行われたレイアウトとECOによって、接続エラーのないデザインを実現
  • ネットリスト、制約、ライブラリ、データベースに対する内蔵されたチェック/修正機能により、配置配線の適正な開始条件および更新が実現
  • 自動デザイン分割およびリージョンを考慮したフロアプランニング機能を使用した、論理階層によるネットリストの取り扱いが可能
  • パッド・フレーム生成機能、およびチップ全体およびマクロ・セルに対する電源配線生成機能
  • 自動領域使用率推定機能、および自動アスペクト比制御機能
  • 配置/配線におけるオブストラクション領域制御機能(非矩形ブロック/セルに対するサポート機能を含む)
  • フロアプランニング中の重みを付けたフライ・ライン表示機能で、配線混雑度を最小にするようにブロック配置が可能

配置最適化機能

  • 自動ネット長最小化アルゴリズムにより、セルの配置を最適化
  • 2次元の配置混雑度マップ生成機能
  • サイズまたはインスタンス数、あるいは両方で、クラスタリングを制御
  • プログラム可能な配置ストラテジ機能で、自由形式とデータパスのような形式を混合したセル配置手法が実現

自動CTS機能

  • クロックツリー(CT)とHigh Fanout Net (HFN)の合成が可能
  • 挿入遅延、スキュー、インタークロック・スキューの自動最適化機能
  • 遅延、遷移時間、スキュー、およびネット容量の詳細をレポート可能

配線

  • スタンダード・セルとパッド・フレームの自動配線機能
  • ディープ・サブミクロン(DSM) デザイン・ルールをサポート
  • オンライン検証および修正機能により、デザイン・ルールを守りながら行われたレイアウトとECOによって、ジオメトリ・エラーのないデザインを実現
  • 高度な自動リッピングおよび再配線処理機能により特定のネットの再配線が可能なため、デザイン全体または領域に対する配置または配線(あるいは両方)の再実行が不要
  • プログラム可能な自動外周/エンベッデッド・ブロック/リング/ストラップ/レイル・ルータで、電源とグラウンドのデザインの作成/編集が簡易化
  • 電源/グラウンド・ネットまたは信号ネットが、高度な配置配線エディタにより、容易にインタラクティブ編集可能
  • 配線処理中のスナップ、選択、分割、移動、コーナーの追加、およびレイヤの変更が簡単にすばやく処理可能

Easy to Useソリューション

  • 容易なwhat-ifフロアプランニング解析機能と自動レイアウト生成機能
  • 高性能なUPIおよびスクリプト機能で、マクロ・コマンドや高度なカスタム自動環境の生成が可能、また、マクロ・コマンド自動制御で繰り返しタスクを簡易化
  • デザイン・フローの任意の段階で、容易にセルの置換、ネットリストの更新が可能
  • オブジェクト・スナップ(グラビティ)機能で、トップ・レベル階層のアセンブリおよびプランニングが簡易化
配線済みレイアウトの例

Spiderの配置配線デザイン・フロー

spider flow
  • インタフェース －スクリプト、マクロ・コマンド、およびGUI
  • 入力/ 出力 － GDS II、EDIF、Verilog、LEF、DEF、Liberty (.lib)、SPICE、DSPF、SDF、SDC

2010年9月1日現在
Rev.083110_07