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関連情報:
PDK開発サービス
カタログ (PDF) 371 KB

使用製品:

Gateway
スケマテック・エディタ
SmartSpice
アナログ回路シミュレータ
SmartSpiceRF
RF回路シミュレータ
Harmony
アナログ/ミックスド・シグナル・シミュレータ
Expert
レイアウト・エディタ
Guardian
DRC/LVS/LPE 物理検証ツール
HIPEX
フルチップ寄生素子抽出ツール

See Also:

プロセス・デザイン・キット
アナログ/ミックスド・シグナル/RF設計向けPDK

PDK開発サービス

PDK(プロセス・デザイン・キット)開発サービスでは、ファウンドリ固有のモデル、シンボル、ルール・デッキ、およびP-Cell(パラメタライズド・セル)を提供します。

カスタムICデザイン・サービスにおけるEDAツール群

  • Gatewayスケマティック・エディタ
  • SmartSpiceアナログ回路シミュレータ
  • Expertレイアウト・エディタ
  • Guardian DRC/LVS/LPE物理検証ツール
  • HIPEXフルチップ寄生素子抽出ツール
  • LISAスクリプト言語

PDK開発サービスにおける納品データ

スケマティック・シンボル - Gatewayスケマティック・エディタで使用され、Expertレイアウト・エディタ上でP-Cellを呼び出す際にも使用されます。これらのパラメータ化されているシンボルと各サブサーキットは統合されており、トランジスタ・レベルのシミュレーションにおいて標準的な動作を保証するためにSPICEモデルを用いて検証されています。


SPICEモデル(オプション) - ファウンドリが規定したプロセス・コーナー（ 温度、電圧、プロセス）について SmartSpiceで検証済みの、SPICE モデル・ファイルです。シルバコでは、ウェハまたは測定データからモデルを 抽出し、各デバイスの測定データvs シミュレーション・データについて詳細なレポートを提供します。


レイアウト・テクノロジ・ファイル- 各プロセス・レイヤに対してGDSIIレイヤを関連付けるレイアウト/検証ツールのためのレイヤ・ファイルです。また、GDSIIレイヤの表示色や、ユーザでのカスタマイズが可能なレイアウト・ツールのショートカット・キーを設定するファイルです。


P-Cell - アノテートされた回路のデバイスをExpertレイアウト・エディタ上に自動的に作成可能にします。DRC/LVSクリーンで、LISAスクリプト言語を使用して作成されています。


検証ルール・ファイル - Expertレイアウト・エディタ、Guardian DRC/LVS/LPE物理検証ツールで利用できるフォーマットにエンコードされたレイアウト・ルールです。


抽出ファイル - HIPEXフルチップ寄生素子抽出ツールおよびQUEST 3次元高周波インダクタンス抽出ツールのセットアップ・ファイルです。

PDK開発サービスに必要なファウンドリ設計データ

  • ファウンドリ提供のウェハ（テストチップ・データ、または全コーナーに対する測定結果を含む）、プロセスに関連するパラメータ変動、およびモデル検証用のテスト回路ネットリスト
  • 抵抗、キャパシタ、ダイオード、NMOS/PMOSトランジスタ、NPN/PNPバイポーラ・トランジスタ、インダクタ、バラクタなどのターゲット・デバイスに対する仕様、レイアウト・サンプル、スクリプト、およびP-Cell 記述
  • DRC、LVS、LPE ルール・ドキュメントおよびDRC、LVS、LPEデッキ（例：Cadence 社Draculaなど）テクノロジ・ファイル、表示設定ファイル、およびお客様が使用するファウンドリ・データを準備するための任意のスクリプトまたはユーティリティ
  • 電気的パラメータ、ノイズ、マッチング、検証および信頼性データなどに関する、プロセス/設計ドキュメント
  • プロセス・オプションを含む、レイヤに関するプロセス仕様

シルバコのPDKドリブンEDAツール・フロー: 回路設計からレイアウト、最終シミュレーションまで

Gatewayスケマティック・エディタによるPDKシンボルによって表されたバンドギャップ回路のキャプチャ
Expertレイアウト・エディタによるフライトラインを
使用してインスタンス化され、
最終レイアウトとして配置されたP-Cell
SmartSpiceによる抽出されたバンドギャップの
温度依存シミュレーション

2010年8月30日現在
Rev.082610_12