シルバコ・ジャパン ： SILVACO Japan

アプリケーション・ノート

アナログ/ミックスド・シグナル/RF

カスタム IC CAD

寄生素子抽出ツール

デジタルCAD

アプリケーション・ノート

アナログ/ミックスド・シグナル

• 1-027 - SmartSpice: 内蔵のインターコネクト RCネットワーク・リダクション機能
• 1-026 - RPI TFTモデルの性能を最大限に引き出すUTMOST IV
• 1-025 - VWFによる回路シミュレーションの管理
• 1-024 - Verilog-Aデバッガ入門
• 1-023 - Gateway/SmartSpiceでVerilog-Aモデルを実行するための新しいシンタックス
• 1-022 - ローカル/グローバル最適化を使用したSmartSpice回路設計
• 1-021 - Verilog-Aモデルから最高のパフォーマンスを得るために
• 1-020 - WindowsにおけるVerilog-Aデバッグ・フロー
• 1-019 - はじめてのEDIFインポート:EDIF 200の変換ガイドライン
• 1-018 - UTMOST IV自動オプティマイゼーションを使用したHiSIM_HV単一形状パラメータ抽出
• 1-017 - SmartViewを使用したインタラクティブ測定
• 1-016 - HiSIM_HVのためのUTMOST III ローカル・オプティマイゼーションのテンプレート
• 1-015 - 変数のスイープを用いた動作点解析の実行
• 1-013 - Harmony ミックスド・シグナル・シミュレーション用ネットリストの作成
• 1-012 - EDIF200 を使用した標準デザイン・ライブラリのインポート
• 1-011 - SmartSpiceのVerilog-Aパーサの解説
• 1-010 - 寄生素子を含む回路のシミュレーションおよびRCLリダクション
• 1-009 - SmartSpiceRFによる位相ノイズ・シミュレーション
• 1-008 - 回路図エディタを使用したプロセス・コーナー解析
• 1-007 - QUEST、UTMOST IV、SmartSpice、およびSPAYNを使用して、スパイラル・インダクタのPDKフローを作成
• 1-006 - UTMOST IV オプティマイザ入門
• 1-005 - SmartSpiceRFによるトランシーバ・ブロックのシミュレーション
• 1-004 - Verilog-AによるSPICEネットリストの簡略化
• 1-003 - SmartSpice SEUモジュール
• 1-002 - VICTORYとSmartSpice SEEによるSRAMセルの物理ベース3次元SEUシミュレーション
• 1-001 - EDIF 200 による設計資産の再利用