Verilogシミュレーション、故障解析、セル・ライブラリおよびブロック・キャラクタライゼーション、STA、自動配置配線を提供するデジタル設計環境

HyperFault

HyperFaultミックスド・レベル・フォルト・シミュレータ。Verilog HDL IEEE 1364-2001準拠のフォルト・シミュレータです。テスト・ベクタの故障検出能力を解析します。ゲート・レベル、ビヘイビア・レベル、スイッチ・レベル混在(ミックスド・レベル)の回路を、SDF (Standard Delay Format)タイミング・データを使用してシミュレートできます。

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Catalyst AD

Catalyst DASPICEネットリスト/Verilogゲート・コンバータ。トランジスタ・レベルの記述をVerilog ゲート・レベルに変換するツールとして最適です。マイクロプロセッサ、DSP、グラフィック、高速通信分野などの用途に対応しています。

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Spider

Spider配置配線デザイン・フロー。デザインを実装するための、ネットリストからGDS IIへの配置配線デザイン・フローを提供します。

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Silos

SILOS Verilogシミュレータ。Verilog HDL IEEE 1364-2001準拠の使いやすいVerilogシミュレータです。1986年以来、業界標準ツールとなっています。インタラクティブ・デバッグ機能により、生産性の高いFPGA、PLD、ASIC、およびカスタム・デジタルICデザイン環境を実現します。

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Catalyst DA

Catalyst ADVerilogネットリスト/SPICEネットリスト・コンバータ。Verilogネットリストを同等のSPICE形式ネットリストに変換するソフトウェア・プログラムです。SPICEネットリストはレイアウト検証またはSPICEシミュレーションに使用できます。

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Rev. 031512_07