Catalyst AD™は、トランジスタ・レベルの記述をVerilog ゲート・レベルに変換するツールとして最適です。 マイクロプロセッサ、DSP、グラフィック、高速通信分野などの用途に対応しています。
Example “and.cfg” input file: inputs a b c outputs out powers vdd grounds gnd TOP_VLOG_MODULE and TOP_SPICE_SUBCKT and IN_FILE_NAME and.cir MOSFET_TYPE p pmos MOSFET_TYPE n nmos Example “and.tcl” input file: gen_model and.cfg Run-time command: catalystad and.tcl |& tee and.log
Example “and.v” netlist output file: module and( out , a , b , c ); output out ; input a , b , c ; supply1 vdd ; supply0 gnd ; wire z; and_dc_2 i_and_dc_2( .z(z) , .a(a) , .b(b) , .c(c) ); and_dc_3 i_and_dc_3( .out(out) , .z(z) ); endmodule Example “and_vlg.lib” model output file(partial): `include “template.v” `celldefine module and_dc_2( z , \a<1> , \a<0> ); output z ; input \a<1> , \a<0> ; // gate type static for z wire net_z_1_0 ; wire z_out_0 ; wire net_z_1_1 ; wire z_out_1 ; buf( net_z_1_0 , \a<0> ); mux mux_inst_z_0_0( z_out_0 , \a<1> , 1’b0 , net_z_1_0 ); not( net_z_1_1 , \a<0> ); mux mux_inst_z_0_1( z_out_1 , \a<1> , 1’b1 , net_z_1_1 ); // inverter for 0 term wire z_out_0_bar ; not( z_out_0_bar , z_out_0 ); // output driver and( z , z_out_0_bar , z_out_1 ); endmodule `endcelldefine
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