Cello

Silvaco Cello™は、デジタル・セル・ライブラリの作成および最適化を行う、業界で最も多用途で使いやすい統合ソリューションです。デジタルCMOS ICの設計において、プロセス・マイグレーションだけでなく、カスタム・デジタル・セル・ライブラリの作成、代替デバイス・モデル、デザイン・ルール、セル・アーキテクチャが与える影響の解析が可能です。

Silvaco Celloでは、すべてのデジタル・ライブラリ・セルの属性を個別に制御、修正することができるため、セル・パラメータを正確に調整し、最も厳密な設計要件を満足することが可能となります。

たとえば、トランジスタのサイズ調整、異なったドライブ能力のきめ細かい設定、セルRowの高さを設定することにより、電力消費量、周波数、エリア間のトレードオフを制御することができます。ユーザは、推奨ルールと必須ルール間でDFMトレードオフのバランスを取り、セルの総エリアを拡大せずにレイアウトを最適化することが可能です。

Silvaco Celloには、スタンダード・セル・ライブラリの作成およびキャラクタライズに必要なツール一式が含まれます。また、既存の設計フローを補完し、フィジカル・シンセシス・ツールに必要なすべてのデータを提供します。

機能とメリット

  • インテリジェントなライブラリ・プラナーでは、最小限のデータ入力により、高速で容易に設計空間を調査することができ、これにより、アプリケーションに最適なライブラリを最短時間で定義、作成可能
  • プロセス・テクノロジおよびファウンドリのデザイン・ルールを高速に設定、統合することにより、初期段階でDRCクリーンなレイアウトを生成可能
  • すべての複雑なルール、および配線の制限を考慮しながらスタンダード・セルの配線を行う機能を持つ高度な配線エンジンにより、28nm以下のプロセス・ノードでのリソース利用率を最大限に向上
  • 周辺との微妙なスペーシングやエンクロージャのルール、推奨形状パターン、ダブル・パターニング、内部接続のサポートを含む、14nmまで対応する先進プロセス・テクノロジ
  • FinFETおよびその他非平面テクノロジ向けの個別トランジスタ・サイジング
  • コンピューティング・リソース数により、リニアな実行時間短縮を可能とするスケーラブルな並列処理
  • 内蔵SPICEシミュレータ(SmartSpice™)の他、サード・パーティのSPICEシミュレータおよび寄生抽出エンジンを任意で統合可能
  • サード・パーティの主要DFM、DRC、LVS検証ツールとの統合により、高精度なサインオフ・レイアウトを保証し、既存フローの分断を最小限に抑制
  • GDSIIもしくは、きめの細かいドライブ能力とスキューが考慮された自動生成レイアウトを用いて、フットプリント・コンパチブル・セルを生成することにより、後工程の高速化、パワー最適化を実現
  • 高度なレイアウト・マイグレーション・フロー
    • 生産性を大幅に向上
    • セル・ライブラリ全体をさまざまなプロセス・テクノロジまたはセル・アーキテクチャに移行
    • セル・テンプレートを使用して、予め定義された形状、配線パラメータ、トラック高、ゲート・ピッチ、P/N比、パワー・レールのサイズおよび位置などを設定
    • トランジスタのサイズを変更し、新しいテンプレートまたはドライブ能力の要件を満たした、低リーク・アプリケーションに必要な、異なるゲート長の作成が可能
    • 幅広いレイアウト・マイグレーション・メソドロジに対応
  • 既存フローにシルバコCelloを統合するために、柔軟さを持ち合わせたスクリプト・インタフェースのサポートを提供し、反復ループによるデザイン・ゴールを探索

全般機能

セル・エリアおよび寄生の影響を最小限に抑える、優れた最適化アルゴリズムを使用する完全自動レイアウト・トポロジ生成。最適化には以下が含まれます:

  • セル入力信号ピンの最適な配列
  • 最適な拡散層ストリップ・レイアウト
  • 内蔵のトランジスタ・サイジング・アルゴリズム、および論理最適化を含む、優先オプションによるトランジスタ・ネットリスト合成
  • 適応性のある、またはユーザが強制的に適用する推奨ルールおよびワイヤの拡散によりDFMを改善
  • 高度にパラメータ化されたレイアウト・プリミティブへの対応により、ユーザ定義可能なトポロジ生成:
    • コンタクトおよびコンタクト・アレイ
    • シングルおよびフォールド・トランジスタ・コンフィグレーション
    • 配線の優先度および配線パターンの制限/許可
    • 入力および出力ポートの配線ガイドと配線禁止
  • 先進かつ専用のコンパクション・エンジン:
    • Layout-to-layoutの2次元コンパクション・エンジン
    • 180nmから14nmまでのテクノロジ・ノードに対応
    • 最も一般的なデザイン・ルールを記述するだけの容易なインタフェース
    • Python言語で書かれたAPIは、強力なルール記述により、14nm以下のテクノロジでカスタム・デザイン・ルールのコーディングが可能
  • 以下を使用した、SPICEシミュレーションおよびレイアウト生成のスケーラブルな並列実行が可能:
    • Platform Computing®のLSF™
    • Oracle Grid Engine (OGE)
    • マルチおよびシングル・スレッド処理
  • 内蔵されている検証:
    • レイアウトの数式に対するフォーマル検証
    • タイミングおよびパワー・モデルの詳細な検証
    • 各種品質保証のための外部物理検証ツールとのインタフェース
    • 外部検証ツールを介したDFM解析および評価

セル・タイプ

  • バッファ(インバータ、非インバータ、クロック)
  • ブーリアン・ファンクション(AND、OR、NAND、NOR、AOI、OAI、OA、AO、MUX)
  • 算術論理セル(XOR、フル・アダー、ハーフ・アダー)
  • 順序回路セル(あらゆる組み合わせのスキャン入力、セット、リセット付きラッチ、クロックゲート、Dタイプフリップ・フロップ)
  • フィジカル・セル等(タイセル、フィラーセル、アンテナ、ダイオード、ECOゲート)
  • ブーリアン・ファンクションをベースとしたユーザ定義の複雑なゲート
  • SPICEネットリストからのユーザ定義セル

入力

  • ファウンドリから提供されたトランジスタ・モデル
  • ファウンドリのデザイン・ルールを含むSilvaco Technology Languageファイル

出力

  • CCS、ECSM、NLDM/NLPMデータを持つLiberty (.lib)フォーマット・ライブラリ
  • Verilog®およびSPICEネットリスト
  • LEF (Library Exchange Format)
  • GDSII (Graphics Design System II)セル・レイアウト
  • HTMLおよびPDFフォーマットのLibraryデータブック
  • セル回路図
  • Open Accessデータベース
  • VITAL

対応プラットフォーム

  • Redhat Linux® x86およびx86_64
XOR2_X1
XOR2セル・サンプル(FreePDK15)
AOI22_X1
AOI22セル・サンプル(FreePDK15)