Cello

セル・ライブラリの作成、マイグレーションおよび最適化

概要

Silvaco Cello™は、デジタル・セル・ライブラリの作成および最適化を行う、業界で最も多用途で使いやすい統合ソリューションです。デジタルCMOS ICの設計において、プロセス・マイグレーションだけでなく、カスタム・デジタル・セル・ライブラリの作成、代替デバイス・モデル、デザイン・ルール、セル・アーキテクチャが与える影響の解析が可能です。

Silvaco Celloでは、すべてのデジタル・ライブラリ・セルの属性を個別に制御、修正することができるため、セル・パラメータを正確に調整し、最も厳密な設計要件を満足することが可能となります。

たとえば、トランジスタのサイズ調整、セルRowの高さを設定することにより、電力消費量、周波数、エリア間のトレードオフを制御することができます。ユーザは、推奨ルールと必須ルール間でDFMトレードオフのバランスを取り、セルの総エリアを拡大せずにレイアウトを最適化することが可能です。

Silvaco Celloには、スタンダード・セル・ライブラリの作成、マイグレーションおよび最適化に必要なツール一式が含まれます。また、既存の設計フローを補完し、フィジカル・シンセシス・ツールに必要なすべてのデータを提供します。

主な利点

  • 手作業によるレイアウト工数を大幅に削減
  • 生産性を大幅に向上
  • 一貫したレイアウト、ピン・アクセスおよびブロック・アバットメントを含むCorrect by Construction手法
  • 異なる次元の検証 (セル・アーキテクチャ、デザイン・ルール、サイズ調整、DFMルール) が可能
  • セル・アーキテクチャ、テクノロジ・ノード、または、ファウンドリ間でのレイアウト・マイグレーション
  • ライブラリ・ポートフォリオを容易に拡張可能
  • レイアウトの再利用
  • インタラクティブなレイアウトのクリーンアップおよび最適化
  • 構造化ワークフロー：新しいレイアウト・エンジニアを2週間で強化

おもな特長

  • プロセス・テクノロジおよびファウンドリのデザイン・ルールを高速に設定、統合することにより、初期段階でDRCクリーンなレイアウトを生成可能
  • 周辺との微妙なスペーシングやエンクロージャのルール、推奨形状パターン、自己整合型ダブル・パターニング (SADP)、ローカル相互接続のサポートを含む、7nmまで対応する先進プロセス・テクノロジ
  • FinFETおよびその他非平面テクノロジ向けの個別トランジスタ・サイジング
  • スケーラブルな並列処理でスループットを向上
  • サード・パーティの主要DRC、LVS、LPEツールとの統合により、高精度なサインオフ・レイアウトを保証し、既存フローの分断を最小限に抑制
  • GDSIIもしくは、きめの細かいドライブ能力とスキューが考慮された自動生成レイアウトを用いて、フットプリント・コンパチブル・セルを生成することにより、後工程の高速化、パワー最適化を実現
  • TCLスクリプトに対応し、レイアウト・フローを柔軟にカスタマイズ可能
  • Cadence Virtuosoプラグイン
  • Synopsys Custom Compilerプラグイン

高度なレイアウト・マイグレーション・フロー

  • プロセス・テクノロジおよびファウンドリのデザイン・ルールを高速に設定、統合することにより、初期段階でDRCクリーンなレイアウトを生成可能
  • 周辺との微妙なスペーシングやエンクロージャのルール、推奨形状パターン、自己整合型ダブル・パターニング (SADP)、ローカル相互接続のサポートを含む、7nmまで対応する先進プロセス・テクノロジ
  • FinFETおよびその他非平面テクノロジ向けの個別トランジスタ・サイジング
  • スケーラブルな並列処理でスループットを向上
  • サード・パーティの主要DRC、LVS、LPEツールとの統合により、高精度なサインオフ・レイアウトを保証し、既存フローの分断を最小限に抑制
  • GDSIIもしくは、きめの細かいドライブ能力とスキューが考慮された自動生成レイアウトを用いて、フットプリント・コンパチブル・セルを生成することにより、後工程の高速化、パワー最適化を実現
  • Tclスクリプトに対応し、レイアウト・フローを柔軟にカスタマイズ可能
  • Cadence Virtuosoプラグイン
  • Synopsys Custom Compilerプラグイン

完全性

セル・エリアおよび寄生の影響を最小限に抑える、優れた最適化アルゴリズムを使用する完全自動レイアウト・トポロジ生成します。最適化には以下が含まれます。

  • セル入力信号ピンの最適な配列
  • 最適な拡散層ストリップ・レイアウト
  • 内蔵のトランジスタ・サイジング・アルゴリズム、および論理最適化を含む、優先オプションによるトランジスタ・ネットリスト合成
  • 高度にパラメータ化されたレイアウト・プリミティブへの対応により、ユーザ定義可能なトポロジ生成:
    • コンタクトおよびコンタクト・アレイ
    • シングルおよびフォールド・トランジスタ・コンフィグレーション
    • 配線の優先度および配線パターンの制限/許可
    • 入力および出力ポートの配線ガイドと配線禁止
  • 先進かつ専用のコンパクション・エンジン:
    • トポロジ・ドリブンで適応性のあるコンパクション・ストラテジ
    • ユーザ制約だけでなく先進CMOSプロセス向けデザイン・ルールをフルにサポート
  • 以下を使用した、SPICEシミュレーションおよびレイアウト生成のスケーラブルな並列実行が可能:
    • Oracle® Grid Engine (OGE)
    • マルチおよびシングル・スレッド処理
  • 内蔵されている検証:
    • レイアウトにおけるファンクションとブーリアン定義に対するフォーマル検証
    • 各種品質保証のための外部物理検証ツールとのインタフェース
    • 外部検証ツールを介したDFM解析および評価

デジタル・セル・タイプ

  • バッファ (インバータ、非インバータ、クロック)
  • ブーリアン・ファンクション (AND、OR、NAND、NOR、AOI、OAI、OA、AO、MUX)
  • 算術論理セル (XOR、フル・アダー、ハーフ・アダー)
  • 順序回路セル (あらゆる組み合わせのスキャン入力、セット、リセット付きラッチ、クロックゲート、Dタイプフリップ・フロップ)
  • フィジカル・セル等 (タイセル、フィラーセル、アンテナ、ダイオード、ECOゲート)
  • ブーリアン・ファンクションをベースとしたユーザ定義の複雑なゲート
  • SPICEネットリストからのユーザ定義セル
  • パワー・マネジメント (レベル・シフタ、ヘッダ、フッタ、常時オン・セル)

入力

  • ファウンドリのデザイン・ルールを含むSilvaco Technology Languageファイル
  • SPICEネットリスト
  • GDSII

出力

  • LEF (Library Exchange Format)
  • GDSII (Graphics Design System II) セル・レイアウト
  • セル回路図
  • Open Accessデータベース

対応プラットフォーム

  • Red Hat Enterprise Linux®バージョン6および7 (x86またはx86-64)