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Verilog-Aを使用したロバストなSPICEモデリング: 原則と実践テクニック

配信開始日:

SPICE回路シミュレーションでモデルのロバスト性が不十分である場合、収束性の低下、シミュレーションの失敗を招き、ついには回路デザインの信頼性や正確性が失われることがあります。従来、コンパクトモデルの実装は、ロバストな動作を保証する責任を含め、専門知識のあるEDAベンダに任されてきました。しかし、アナログ回路シミュレータのモデル・コーディング言語としてVerilog-Aが導入され広く採用されると、回路設計者およびSPICE回路シミュレータのユーザも、モデルの実装が可能になりました。このことにより、不慣れな回路設計者およびモデル開発者に、実装されたモデルのロバスト性を保証するという責任も生じています。本ウェビナーは、Verilog-Aを使用したSPICEコンパクトモデルのロバストなコーディングについて、専門的なガイダンスを行うことを目的とします。

概要:

  • Verilog-AでコーディングしたSPICEコンパクトモデルのロバスト性を保証する基本原則と事例
  • モデルとそのコードの評価ではわからない浮動小数点等の問題を回避する方法
  • Smoothing、Limiting、およびTransition関数を使用して、モデルのビヘイビア記述に必要な連続性を与える方法
  • Verilog-Aモデルを使用した回路シミュレーションでSPICEの収束性を向上させる実践テクニック

プレゼンタ:

Slobodan Mijalkovicは、コンパクトモデルの開発および回路シミュレーションツールへのモデル実装を専門とするシルバコのSenior R&D Engineerです。シルバコに入社する以前は、オランダにあるデルフト工科大学のPrincipal Researcherとして、Compact Model Coalition (CMC) とともにMextramバイポーラ・トランジスタの標準化を行うチームを主導していました。また、IEEE EDS Compact Modeling Committeeの会員でもあります。


対象:

Verilog-A言語を使用してSPICEコンパクトモデルのコーディングを行っている、研究機関および業界の回路設計者およびモデル開発エキスパート